비용과 성능을 위한 DDR4 디자인 커스터마이징
세미나 요약
PCB 레이아웃 작업을 맡은 설계자는 컨트롤러 공급업체에서 제공한 가이드라인에 의존할 때가 많지만, 그런 규칙을 따르는 것이 불가능할 때도 있습니다. DDR 레이아웃 가이드라인은 다소 보수적인 경향이 있기 때문에 보드 제작 비용을 상승시키는 원인이 되기도 합니다. 소수의 기업에서만 SI 엔지니어를 따로 두어, pre-layout(레이아웃 전) 시뮬레이션을 통해 특정 애플리케이션에 맞는 자체적인 레이아웃 규칙을 만들고 설계 마진과 비용을 최적화하고 있습니다.
이 웨비나에서는 DDR 설계 마진에 영향을 미칠 수 있는 다양한 설계 변수에 대해 논하고, 보드 및 시스템 설계자가 HyperLynx pre-layout(레이아웃 전) 시뮬레이션을 사용하여 레이아웃 규칙을 정립하여 설계 마진을 최적화하고 비용을 최소화하는 방법을 알려드립니다.
세션 소개
- 임피던스 요구사항에 부합하는 스택업 설계
- 임피던스와 크로스토크를 절충하는 트레이스 간 간격 구하기
- 크로스토크에 대하여 드라이브 강도와 트레이스 간 간격의 균형 맞추기
- 시뮬레이션을 활용해 보드 레벨 레이아웃 규칙 도출
- 레이아웃에 앞서 설계 동작 마진 예측
- 드라이브 강도 및 리시버의 ODT 설정 최적화
웨비나 수강 대상
- PCB/시스템 설계자
- 엔지니어링 담당자
- 신호 무결성(Signal Integrity) 전문가
- PCB 레이아웃 설계자
관련 기술 자료
- 전력 인식: 신호 무결성과 전력 무결성 시뮬레이션 통합으로 DDRx 설계 안정성보장
- 신호 무결성의 개념 정의: 디퍼렌셜 페어
- 고속 제한 사항이 적용된 전자제품 설계 시 고려해야 할 3가지 주의사항
* 본 웨비나는 한글로 진행되며, 웨비나 당일 SMS를 통해 시청정보를 안내해 드립니다. *